分析师 Damnang 在 6 月 22 日发布的文章中指出，JEDEC 新发布的 SPHBM4 标准并非旨在提升 DRAM 自身的速度、容量或成本，而是从根本上改变了 HBM 与 GPU 的连接方式。传统 HBM4 需要通过硅中介层与 GPU 相连，而 SPHBM4 则试图让 HBM 绕过这一层，直接连接到有机封装基板。
正文解读
SPHBM4 的技术核心在于复用 HBM4 的 DRAM 堆叠，仅重新设计最底部的 base die。传统 HBM4 拥有 2048 个数据信号引脚，必须依赖硅中介层来处理极密集的连接间距；而 SPHBM4 将引脚数量降至 512 个，并通过 4:1 串行化将单针速度提升四倍，从而在理论上维持接近 HBM4 的总带宽。Damnang 认为，这项标准的关键不在于“便宜 HBM”，而在于释放先进封装产能。HBM 固然昂贵且紧缺，但在 AI 加速器出货中，硅中介层和 CoWoS 同样是重要瓶颈。如果 HBM 不再占用中介层面积，同样的中介层晶圆产能就可能支持更多封装出货。
文章估算，在高端 AI 加速器中，HBM 占用的硅中介层面积可能接近一半。若这部分面积被移出，单片晶圆可支持的封装数量理论上可能提升至 1.5 到 2 倍。不过，实际效果仍取决于采用率、良率、产品配置以及剩余 GPU 侧中介层面积。因此，SPHBM4 真正释放的是产能，而不是单颗芯片成本。即使类似技术能节省 22% 至 40% 的封装成本，放到整颗 AI 加速器总成本中，也只是个位数百分比。相比每颗芯片节省数百美元，更重要的是出货瓶颈被打开后，GPU 和 ASIC 产量可能提升。
受益者也未必直观。短期看，即便某家云厂商或芯片公司率先采用 SPHBM4，释放出的 CoWoS 产能也可能被台积电重新分配给排队客户，而最有能力吸收新增产能的仍可能是英伟达。对云厂商自研 ASIC 来说，SPHBM4 的价值则更偏长期：减少对大面积硅中介层的依赖，提高设计和出货自由度。产业链价值也会随之移动，Damnang 称，SPHBM4 会把技术负担从基板和硅中介层，转移到 base die 的高速逻辑设计。因为单针速度提高后，PHY、SerDes、时钟恢复、均衡和纠错电路都会变得更重要。HBM 竞争的重心，可能从“谁能堆得更高”转向“谁能把底层逻辑做得更好”。
原创文章，作者：admin，如若转载，请注明出处：https://www.23btc.com/193026/
